Intel představil nový 3D design obalů na čipy

Intel představil nový 3D design obalů na čipy

Společnost Intel představila novou inovaci obalů pro vytváření čipových balíčků 3D a více čipových připojení před konferencí Semicon West v San Franciscu tento týden.

Společnost podrobně popisuje své technologie Embedded Multi-Die Interconnect Bridge (EMIB) a čipové balíčky Foveros 3D. To může znít jako velmi uvnitř baseball a nejlépe hodí pro dav vrtule, ale slyšet mě ven.

Balení čipů vždy hrálo rozhodující roli v polovodičích a je stále důležitější jako výrobci čipů, jako je Intel a AMD, proti mezím Mooreův zákon. Balíček čipu je způsob, jakým jsou směrovány elektrické signály a výkon čipu.

Při přechodu na stohování 3D umožňují pokročilé techniky balení složitější návrhy polovodičů a překonávají předchozí limity. 3D stohování se stalo standardem v NAND flash, s čipy plnícími až do 96 vrstev.

Návrh CPU je trochu jiný. I když se proces zmenšuje, čipy se jednoduše rozšiřují, jak se přidává více jader a více mezipaměti. To má za následek hustotu tepla a latenci, protože data se musí pohybovat kolem čipu.

AMD řeší problém, Intel hraje dohání

AMD, opět se ujala vedení, vyřešila tento problém svými Epyc serverovými čipy. Spíše než vyrobit monolitický křemík s jádrem 32 o velikosti půl dolaru, rozdělil věci na čtyři „chiplety“ s osmi jádry, které byly propojeny velmi vysokorychlostním propojením. To umožnilo více jader při řízení tepla a elektroniky.

Intel udělal to, co vždy dělá, když AMD přijde s novou myšlenkou: Pustil to a potom ji tiše přijal (udělali to samé s multicore, 64-bit computing a řadiči paměti na CPU). Představuje to, co společnost Intel nazývá ko-EMIB. Co-EMIB nebo Embedded Multi-die Interconnect Bridge, umožňuje připojení dvou nebo více čipů Foveros (skládaný čip 3D), stejně jako Epyc.

Foveros se již dnes vyrábí v polních programovatelných hradlových polích (FPGA) Stratix 10, procesorech 8th Gen Intel Core Core s Radeon Graphics a v nadcházejícím hybridním CPU Lakefield Intelu.

Co-EMIB a Foveros jsou však krátkodobým řešením. Intel dlouhodobě pracuje na Omni-Directional Interconnect (ODI). ODI používá jak horizontální rovinnou komunikaci jako Co-EMIB, tak také něco, co se nazývá Through-Silicon Vias (TSV), pro 3D stohování.

Intel říká, že TSV nabízejí nižší odpor, což znamená více energie, spolu s nízkou latencí a vysokorychlostními cestami mezi čipy a substrátem balíčku.

Problém s výrobou TSV je to, že je to nesmírně drahý výrobní proces, který může přidat 30% k ceně oplatky a společnost Intel to nebude jíst - zákazníci jsou.

Jedná se o důležité podpůrné technologie, které pomohou procesorům a FPGA pokračovat ve velkých skokech ve výkonu, doufejme, že daleko za hranicí průměrů 5-7%. Znamená to významnou redesign čipové architektury a výroby.

Protože v datovém centru dominují aplikace náročnější na data, jako je umělá inteligence (AI), strojové učení (ML) a analytika, vyvíjí se tlak na zvýšení výkonu - a masivní monolitický design čipů jasně dosáhl svého limitu. Co-EMIB a ODI představují nové designy, které tyto limity řeší a udržují výkon.

původní článek

Napsat komentář