Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

Inden den årlige Supercomputing 2018-konference næste uge offentliggør Intel i dag en del af sin kommende Cascade Lake-strategi. Efterfølgende fra sin server-fokuserede Xeon Scalable Skylake-familie har Intel allerede meddelt, at Cascade Lake-SP vil danne den næste generation med fokus på beregning og sikkerhed. Dagens meddelelse er, at en produktfamilie skal køre sammen med Cascade Lake-SP, kaldet Cascade Lake-AP eller Cascade-AP for kort. Cascade-AP skal være rettet mod 'avanceret ydeevne'. For at implementere denne nye processor familie kombinerer Intel flere chips i samme pakke.

Skalere op til 48-kerne pr. CPU

Intel holder stadig mange detaljer til Cascade-AP under wraps for nu, men det, vi ved, er nogle højtydende specifikationer: Cascade-AP-processorer vil være op til 48-kerner, muligvis med hyperthreading, og er rettet mod dual-socket-servere , for i alt 96 kerner i et 2S system. Som et resultat er en enkelt Cascade-AP i det væsentlige en 2S Xeon opsætning på en enkelt chip.

Hver Cascade-AP-processor vil have 12 DDR4 DRAM-kanaler, selvom maksimal kapacitet til hukommelse ikke er blevet annonceret. Forbindelsen mellem processorer er den standard UPI-forbindelse, som ses på nuværende Xeon skalerbare processorer, selvom forbindelseshastigheden ikke er angivet. Det ser ud til, at Cascade-AP ikke er designet til at skalere ud over et 2S-system.

Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

Hver Cascade-AP sø processor vil tilbyde op til 48 kerner, og for at gøre dette bruger Intel en multi-chip-pakke (MCP). På dette tidspunkt tror vi, at Intel bruger to siliciumdyser i pakken, specielt to 'XCC' dør, som skal være 28-kerne ved design, men vil kun blive aktiveret op til 24-kernen pr. Siliciumdør. Intel bekræftede, at disse dyser er forbundet med UPI over pakken, og ikke med Intels EMIB-teknologi. Dette er uheldigt, da Intel har fremmet sin EMIB-teknologi som et alternativ til interposers, men vi har endnu ikke set det i et produkt, der forbinder to kraftige chips sammen, som det oprindeligt var meningen, da teknologien blev annonceret. Det betyder imidlertid, at det kan bruge det samme silicium, som det findes i standard Xeon Scalable-processorer.

Der blev ikke givet oplysninger om TDP pr. Processor eller prissætning, PCIe baner, hukommelseskapacitet / support, frekvenser eller varianter. Vi fik at vide, at det vil blive lanceret samtidig med hele Cascade Lake familien 'i den første del af 2019' (til direkte citat). Intel gav nogle basisprestationsnumre, hvilket tyder på, at en processor scorer 3.4x højere end en EPYC 7601 på Linpack og 1.3x højere på Stream Triad. Deep Learning Inference, en stor arbejdsbyrde for disse nye dele, blev citeret som scoring 17x basen Skylake-SP lanceringsydelse, hvilket ville være 1.55x den originale citerede Cascade-SP lanceringspræstation med de nye VNNI instruktioner.

I betragtning af de ekstra strømkrav og krav til ekstra hukommelse forventer vi fuldt ud, at Intel skal bruge en ny stikkontakt til denne processor. I stedet for LGA4367, med 4367-stifter, har der været nylige lækager, der tyder på, at en LGA5903-stikkontakt er, hvor Cascade-AP vil ende, selv om Intel ikke har bekræftet dette. Intel anførte, at Cascade-AP vil sende til indtægter i Q3 2018 til sine højtprofilerede kunder som led i dets tidlige adgangsprogram, men udbredt tilgængelighed vil være 'i den første del af 2019'.

Flere kerner pr. Stikkontakt, men muligvis et værre 4S-system

Med denne nye type processor, selv under hensyntagen til Intels tidligere konkurrencemæssige analyse af MCP-designs, skubber Intel op antallet af kerner per stik og kerner pr. 2S-system. 2S-servermarkedet er en af ​​Intels største på tværs af hele virksomheden, og ideen er at tilbyde mere værdi. Det er svært at angive, hvilken indvirkning Cascade-AP vil have på produktporteføljen, men det kommer til at tænke på, at Intel forsøger at kondensere et 4P-system til et 2P-system, selv om det sandsynligvis ikke vil fungere så godt.

Tag for eksempel et 24-kerne 4P-system, som har 96-kerner i alt. Ved hjælp af Intels 3 UPI-links gør kommunikationen mellem de fire processorer det muligt for hver processor at tale med hinanden i kun ét hop. Hver processor har seks hukommelseskanaler, adgang til 48 PCIe baner, potentiel adgang til OmniPath osv.

Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

I et Cascade-AP to sokkelsystem afhænger det hele af, hvordan forbindelserne mellem stikkene dannes.

Vi ved allerede, at de to siliciumformer i en enkelt pakke vil tale med hinanden over UPI gennem pakken. Dette er lavere strøm end et stik-til-stik-UPI-link, og kan også udnytte lavere ventetid. Det er alt godt og godt.

Men mellem stikkontakterne er der spørgsmål, der vil ligge. Hvis Intel kun bruger et UPI-link mellem stikkene, bliver der kun tilsluttet ét dør fra hver stikkontakt. Dette er i det væsentlige en lige kædetilslutning, hvilket betyder at man skal snakke med en siliciumdør på den anden stikkontakt, det kan kræve to humle.

Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

Hvis Intel bruger to UPI-forbindelser mellem stikkene, har vi en situation svarende til et Xeon Gold-2UPI-system, hvor processorerne er arrangeret i en firkant, og der er ingen krydsbinding. Dette skaber en kommunikationsbalance mellem processorer og hukommelse, som kan være svært at forudsige, medmindre softwaren kan opregne og håndtere det effektivt.

Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

Den anden mulighed er, hvis Intel bruger fire UPI-forbindelser mellem stikkene - to fra hver siliciumdør, til en af ​​de andre siliciumdyser på den anden processor. Dette er identisk med et 4P 3UPI-system, bortset fra at dual-socket-konfigurationen gør dette mere komplekst. Det ville kræve mindst to UPI-links at krydse hinanden med sporene på bundkortet. Dette kræver enten et tyk bundkort (tilføjer omkostninger) eller en kontrol repeater chip, der kan gøre det nemmere. Men selv da har vi at gøre med en ikke-ensartet hukommelsesarkitektur i hver stikkontakt og mellem stikkontakter med forskellige latenser mellem humlen. I hvert fald i et naturligt 4S-system kan arrangementet sikre, at latenser er ens.

Intel går til 48-kerne: Cascade-AP med Multi-Chip-pakke kommer snart

Der er også spørgsmålet om PCIe baner. Intel har ikke givet et nummer, men vi formoder, at det er hvor som helst mellem 48 (24 per dør) eller 96 (48 per dør) pr. Stikkontakt. Hvilket ville være identisk med et 4S-system igen.

Hertil kommer et spørgsmål om frekvenser. En nuværende 24-kerne Xeon Platinum kører ved 205W. Intel vil ikke sætte TDP på ​​410W, når det sætter to sammen - det bliver nødt til at sænke frekvensen for at ramme noget mere egnet til den store stikkontakt. Tilføj i, at kompleksiteten ved at levere 48 kerner med tilstrækkelig kraft til at være konkurrencedygtig. Med separate chips kan hver stikkontakt have højere frekvenser.

Den eneste frelsende nåde her ville være det faktiske fysiske volumen. Nogle datacentre handler om beregningstæthed, og for nogle udbydere, der søger at distribuere mass x86-CPU'er i deres tilbud, kan dette være en vinder hos dem. Intel har gentagne gange nævnt den Xeon-baserede indledning som en vigtig kilde til kunder, og dermed inddragelse af funktioner som VNNI på Cascade Lake for at hjælpe med at drive det marked.

Tidslinje for Cascade Lake og Cascade Lake-AP

Intel oplyste, at de er forsendelsesprocessorer for indtægter til at vælge kunder som led i dets tidlige adoptivprogram. De nye dele vil blive lanceret i første del af 2019, hvor den fulde Cascade Lake-familie (SP og AP) bliver lanceret på samme tid. Vi stillede en række relevante spørgsmål efter vores briefing, men Intel var uvillig til at svare på noget yderligere til vores præsentation. Nogle yderligere oplysninger (eller demonstrationer) kan ses på Supercomputing 2018-konferencen, der finder sted i næste uge.

Oprindelig artikel

Giv en kommentar

Dette websted bruger Akismet til at reducere spam. Lær, hvordan dine kommentardata behandles.