Intel opdaterer Xeon D i tidlig 2018 med Skylake-SP-kerne

En af de interessante underannoncer, der kom ud af Intels EPYC benchmark-numre, var et lysbillede på 'momentum' af Intels nye Xeon skalerbare platform ved hjælp af Skylake-SP-kerner. Ved siden af ​​meddelelsen om '110 + performance-verdensrekorder' og '200 OEM-systemforsendelse' var en sidebesked for den næste iteration af Xeon-D, som får den nyeste virksomheds Skylake-SP-kerner.

Xeon-D er en platform, der sidder i en ulige position i Intels produktportefølje. Den første generation lanceret i november 2015, baseret på Broadwell, parret op til 8 Broadwell-kerner med 32-baner med PCIe 3.0 og dobbelt 10-gigabit Ethernet-controllere. Med en termisk designgrænse på 45W, hukommelsesstøtte op til 128GB ECC, hastigheder op til 2.7 GHz, og et BGA-design kun, fandt Xeon-D-platformen et sted i hjemmeserver, netværk, avanceret NAS-design, hyper -skala indlejrede implementeringer, og var en generel, interessant, interessant del, der aldrig rigtig brød dagens lys for de fleste forbrugere. I lyset af det virkede det som en rigtig dejlig implementering af Broadwell og funktioner, som Intel ønskede at forblive under anvendelsesområdet for sin indlejrede segmentering, snarere end at lancere den i andre segmenter. I februar 2016 opgraderede Intel derefter stakken til at omfatte 16-kerneversioner på 65W med op til 2.4 GHz turbo. 16-kerne Xeon D-1581 blev meget populær hos visse store virksomheder. Undtagen lille sekundær lancering af netværksfokuserede dele i juli i år har Xeon-D-brugere ventet på at høre om en opgradering (og hvad).

Inden for det enkelte kuglepunkt bekræfter Intel, at den næste generation af Xeon D SoC'er kommer i det tidlige 2018 (efterfulgt af Xeon-SP + FPGA), og at kernerne i Xeon D vil være af en Skylake-SP-smag.

Kernerne er den interessante del her. De gamle Xeon-D var standard Broadwell-kerner, da der ikke var nogen adskillelse mellem standard mainstream Core-mikroarkitektur og virksomhedens mikroarkitekturdesign. Med Skylake har vi to versioner: Skylake-S, der bruger en standard ringbuss og et kendt L2 / L3 cachehierarki, og Skylake-SP, der bruger en netværkstopologi til at forbinde kernerne, en større L2 cache på bekostning af L3-cachen (som bliver en ikke-inkluderende offercache) og har også en betydelig AVX-512-enhed inde. At AVX-512-enheden tegner sig for næsten 20% af kernestørrelsen, så til trods for at de er flyttet fra 14nm på Broadwell-kernerne til 14 + på Skylake-SP-kernerne, vil de nye kerner i Xeon-D samlet set være større.

Generelt betyder det, at vi måske ser den anden generation af Xeon-D stadig ende op med at være begrænset til 16-kerner, men i en ny mesh-konfiguration med AVX-512-understøttelse. Det er naturligvis, hvis Intel ønsker at holde Xeon-D-platformen til 45W / 65W TDP i den første generation. Der er heller ikke noget ord om nøjagtigt, hvilke andre funktioner der vil være til stede, såsom 10G-netværk, eller endda nogle af Intels andre netværksfunktioner som QuickAssist Technology. PCIe-banetællinger har et spørgsmålstegn, selvom hukommelse sandsynligvis stadig er ECDR-kapabel DDR4. Hvorvidt det betyder noget over RDIMM'er, eller endda hvis den maksimale kapacitet er indstillet til at øges, er det stadig spørgsmålstegn ved.

Det er værd at bemærke, som påpeget af Patrick hos ServeTheHome, at Intel har udtalt 'early 2018' snarere end blot 'Q1 2018', hvilket betyder, at Intel har plads til at lade lanceringen glide. Intels indlejrede dele har haft en historie med at glide deres originale lanceringsdatoer, såsom Intel C3000 Denverton-lanceringen, der er skubbet næsten et år tilbage. Patrick påpeger også, at forsinkelser i stedet kan skubbe andre ind på 16-core Atom C3000-dele, selv om paritet med mikroarkitektur med Xeon-SP-linjen af ​​processorer muliggør live migrering af virtuelle maskiner, så de kan køres i indlejrede systemer.

Topbillede: et eksempel på første generation af Xeon-D-system

Kilde

Giv en kommentar

Dette websted bruger Akismet til at reducere spam. Lær, hvordan dine kommentardata behandles.