NVIDIA afslører Next Generation Tegra SoC; Parker indgående?

Mens NVIDIA har været temmelig stille omkring SoC-delen af DRIVE PX 2, det er umiskendeligt, at en ny iteration af Tegra SoC er til stede.

GPU'erne og SoC'erne for DRIVE PX 2 er fremstillet på TSMCs 16nm FinFET-processer, hvilket er noget, som vi endnu ikke har set fra NVIDIA. Den anden åbenlyse forskel er CPU-konfigurationen. Mens Tegra X1 havde fire Cortex A57 og fire Cortex A53, har denne nye SoC (Tegra P1?) Fire Cortex A57 og to Denver CPU'er. I øjeblikket er det ikke klart, om dette er den samme iteration af Denver-arkitekturen, som vi så i Tegra K1. Uanset hvilken arkitektur det er, ser vi dog stadig på en CPU-arkitektur, der i det mindste delvist er en ARM-ordre-kerne med en bred, ude af drift VLIW-kerne, der er afhængig af dynamisk kodeoptimering for at oversætte ARM-instruktioner til VLIW kerne ISA.

Baseret på beskrivelsen af ​​SoC, mens NVIDIA ikke formelt annoncerer denne nye SoC eller giver det et navn på dette tidspunkt, er funktionssættet ret godt sammen med de oprindelige planer for SoC kendt som Parker. Før det blev stødt for at give plads til Tegra X1, var det blevet afsløret, at Parker ville være NVIDIAs første 16nm FinFET SoC, og ville indeholde Denver CPU-kerner, ligesom denne nye SoC.


NVIDIAs originale 2013 Tegra køreplan, Parker's sidste syn

Selvfølgelig siges Parker også at indeholde en Maxwell GPU, mens NVIDIA har bekræftet, at denne nye Tegra er Pascal-baseret. Selv med Parkers tilsyneladende forsinkelse, giver en opgradering til Pascal noget mening her. Ellers har vi i øjeblikket begrænset information om GPU udover dens Pascal-arv; NVIDIA afslører ikke noget om antallet af CUDA-kerner eller andre funktioner.

NVIDIA Tegra specifikation sammenligning
X1 2016 “Parker”
CPU-kerner 4x ARM Cortex A57 +
4x ARM Cortex A53
2x NVIDIA Denver +
4x ARM Cortex A57
CUDA Cores 256 ?
Memory Clock 1600MHz (LPDDR4) ?
Hukommelse Bus Bredde 64-bit ?
FP16 Peak 1024 GFLOPS ?
FP32 Peak 512 GFLOPS ?
GPU Arkitektur Maxwell Pascal
Manufacturing Process TSMC 20nm SoC TSMC 16nm FinFET

Men indtil videre er den større historie den nye Tegra's CPU-konfiguration. Det er overflødigt at sige, at dette i det mindste er noget af en oddball-arkitektur. Da Denver er en brugerdefineret CPU-kerne, ser vi på en tilpasset samtrafik fra NVIDIA for at få Cortex A57 og Denver-kernerne til at fungere sammen. Spørgsmålet er, hvorfor skulle NVIDIA parre Denver CPU-kerner med også relativt høje Cortex A57-kerner?

I det mindste en del af svaret vil stole på, om NVIDIAs softwarestak enten bruger de to klynger i et klyngemigreringsskema eller en slags HMP-skema. Kommentarer fra NVIDIA under deres pressekonference tyder på, at de mener, at Denver-kernerne på det nye Tegra vil tilbyde bedre enkelttrådede ydelser end A57'erne. Uden at vide mere om versionen af ​​Denver i den nye Tegra, er dette noget overraskende, da det er temmelig offentligt, at Denver har haft problemer, når man beskæftiger sig med kode, der ikke ligner en ikke-forgreningssløjfe, og mere besværlig endnu kodegenerering for Denver kan tage en temmelig betydelig tid. Som vi så med Denver TK1, kan Cortex A57 faktisk være hurtigere ur til ur, hvis koden er særlig ugunstig for Denver.

Derfor, hvis NVIDIA bruger en traditionel klyngemigration eller HMP-ordning, hvor Denver behandles som en konsekvent hurtigere kerne i alle scenarier, ville jeg i det mindste være lidt bekymret, hvis NVIDIA besluttede at sende denne konfiguration med den samme iteration af Denver som i Tegra K1. Skønt det er lige sandsynligt, har NVIDIA haft over et år til at forfine Denver og muligvis udrulning af en opdateret (og formodentlig hurtigere) version til den nye Tegra. Ellers ville det heller ikke overraske mig, hvis langt de fleste CPU-arbejder til PX 2 køres på A57-klyngen, mens Denver-klyngen behandles som en co-processor af slags, hvor kun specifikke tilfælde endda kan få adgang til Denver-CPU'er.

Giv en kommentar

Dette websted bruger Akismet til at reducere spam. Lær, hvordan dine kommentardata behandles.