Toshibas 768Gb 3D QLC NAND Flash-hukommelse: Matchende TLC ved 1000 P / E-cykler?

Toshiba fortalte i sidste uge sin første 3D NAND flash-hukommelseschips med QLC (quadruple level cell) BiCS arkitektur. De nye komponenter har 64-lag, og udviklere af SSD'er og SSD-controllere har allerede modtaget prøver af enhederne, som Toshiba planlægger at bruge til forskellige typer lagringsløsninger.

Toshibas første 3D QLC NAND-chips har 768 Gb (96 GB) kapacitet og bruger 64-lag, ligesom virksomhedens BICS3-chips med 256 Gb og 512 Gb-kapacitet, der blev lanceret i 2016 og 2017. Toshiba deler ikke yderligere detaljer om sin 3D QLC NAND IC (integreret kredsløb), såsom sidestørrelse, antal fly samt grænseflade dataoverførselshastighed, men forventer, at sidstnævnte er høj nok til at opbygge konkurrencedygtige SSD'er i slutningen af ​​2018 til tidligt 2019 (det er vores antagelse). Når man taler om programmer, som Toshiba forventer at bruge sine 3D QLC NAND IC'er, nævner producenten af ​​flashhukommelse virksomhedens og forbrugerens SSD'er, tabletter og hukommelseskort.

Endurance ++

Ud over den hensigt at producere 768 Gb 3D QLC NAND-flash til de førnævnte enheder, er den mest interessante del af Toshibas annoncering udholdenhedsspecifikation for de kommende komponenter. Ifølge selskabet er dets 3D QLC NAND målrettet mod ~ 1000 program / sletning cykler, som ligger tæt på TLC NAND flash. Dette er betydeligt højere end den mængde P / E-cyklusser (100 - 150), der forventes for QLC af industrien gennem årene. Ved første tankegang kommer den på tværs af en skrivefelt - de betyder ikke 100 ?. Men den email vi modtog var helt klart:

- Hvad er antallet af P / E-cykler understøttet af Toshibas QLC NAND?
- QLC P / E er målrettet til 1K cykler.

Det er uklart, hvordan Toshiba formåede at øge udholdenheden af ​​sin 3D QLC NAND med en størrelsesorden i forhold til den oprindeligt forudsagte. Det, vi ved, er, at signalbehandling er mere udfordrende med QLC end med TLC, da hver celle har brug for nøjagtigt at bestemme seksten forskellige spændingsprofiler (op fra 2 i SLC, 4 i MLC og 8 i TLC).

Den nemmeste måde at håndtere dette på er at øge cellestørrelsen: ved at have flere elektroner pr. Logisk niveau er det lettere at opretholde dataene og også læse fra det / skrive til det. Industrien er imidlertid også i et tæthedskamp, ​​hvor bits ber mm ^ 2 er et problem. For at kunne håndtere læsefejl fra QLC-hukommelse skal controllere med meget avancerede ECC-funktioner bruges til QLC-baserede SSD'er. Toshiba har sin egen fejlkorrektionsteknik, som QSBC (Quadruple Swing-By Codes), som den hævder at være overlegen for LDPC (lavdensitetsparitetskontrol), der i vid udstrækning anvendes i dag til TLC-drevne drev. Der er dog mange LDPC-implementeringer, og det er ukendt, hvilken af ​​dem Toshiba brugte til sammenligning med sin QSBC. Derudover er der flere ECC metoder, der ofte diskuteres ved forskellige industrielle begivenheder (fx FMS), så Toshiba kunne bruge nogen eller ingen af ​​dem. Det eneste, som virksomheden fortæller om ECC nu er, at det er stærkere end 120 bits / 1 KB, der bruges i dag til TLC. Under alle omstændigheder, hvis Toshibas erklæring om 1000 P / E-cyklusser for QLC er korrekt, betyder det, at virksomheden ved, hvordan man løser både udholdenhed og signalbehandling udfordringer.

Den største fordel ved QLC NAND er øget lagertæthed sammenlignet med TLC og MLC, forudsat den samme dørstørrelse. Som det måske var forventet, blev døstørrelsesnumre ikke angivet. Men sidste år talte Toshiba og Facebook om en case study QLC-powered SSD med 100 TB af kapacitet til WORM (skriv en gang læses mange) applikationer, og det ligner store kapacitets tilpassede drev og hukommelseskort vil være de første til at bruge QLC til kølig opbevaring. P / E-cyklusser og omskrivning af udholdenhed er ikke et problem for WORM på dette stadium.

Toshiba er begyndt at prøve sine 3D QLC NAND-hukommelsesenheder tidligere i måneden til forskellige parter for at muliggøre udvikling af SSD'er og SSD-controllere. Under hensyntagen til udvikling og kvalifikationstid planlægger Toshiba at massere producere sine BiCS3 768 Gb 3D QLC NAND-chips omkring samme tid, det begynder at gøre det til næste generation BiCS4 IC'er. Sidstnævnte er sat til at ramme masseproduktion i 2018, men den nøjagtige tidsramme er endnu ikke bestemt.

Kilde

Efterlad en kommentar

Dette websted bruger Akismet til at reducere spam. Lær, hvordan dine kommentardata behandles.