Arkitek Intel Intel mengumumkan untuk Xeons yang akan datang

Pemproses sepenuhnya sepenuhnya jauh lebih daripada sekadar pengagregatan teras. Perlu ada cara menyambung teras ke memori luaran, IO - biasanya melalui PCIe atau QPI - dan cache L3 yang menyokong. Dalam Intel-speak, ini dikenali sebagai menyambung teras kepada yang tidak dikenali.

Pelbagai syarikat menggunakan topologi dalaman yang membentuk sambungan ini. Dalam kes Intel, kerana ia berkaitan dengan pemproses Xeon, saling sambungan teras ini dikenali sebagai seni bina ringbus yang lazim dengan cara senibina Sandy Bridge kembali ke 2011.

Bentuk rangkaian saling suis ini berfungsi dengan baik pada pemproses pengguna dengan bilangan teras yang agak rendah. Walau bagaimanapun, apabila kiraan teras naik, kononnya di ruang pelayan, cincin menjadi semakin padat dan kompleks. Inilah sebabnya, pada cip Xeon berasaskan Broadwell-EP, Intel menambah lebih banyak cincin dan ejen-ejen rumah yang berkaitan dengan teras teras dari empat hingga 22. Di sini kita menunjukkan bagaimana ia sesuai dengan keluarga pemproses HCC di bahagian atas skala teras.

Masalah wajah Intel adalah salah satu daripada memastikan jalur lebar super cepat dan kekurangan akses masih rendah kerana bilangan teras semakin meningkat. Ini adalah kecenderungan teras yang meningkat yang membawa kepada kemunculan yang berpotensi - pengawal memori terkandung pada setiap cincin, selepas semua, dan menambahkan lebih banyak daripada mereka sementara menjaga latensi ke bawah menjadi sukar. Kesimpulannya ialah masalah teras teras masa depan ini telah menjadikan Intel memikirkan semula falsafah saling berkaitan - anda tidak mahu lapan cincin, lapan pengawal memori, dan beberapa agen rumah pada satu pemproses tunggal.

Memahami status quo membawa kita kepada pengumuman untuk hari ini. Masukkan 'seni bina mesh' yang direka dan dibina ke dalam Xeons yang akan datang.

Daripada mempunyai bilangan cincin yang terus berkembang yang digunakan untuk melayani bilangan teras yang tidak dapat dielakkan akan berjalan melewati 22 sekarang, seni bina mesh itu, menurut Intel, dirancang sedemikian rupa untuk dapat berskala dan modular tidak kira apa akhirnya kiraan teras dan lebar jalur memori.

Gambar rajah super sederhana ini, di atas, menunjukkan bahawa setiap teras disambungkan antara satu sama lain melalui matriks baris dan lajur, pada crosspoints, dengan jumlah bilangan ini sepenuhnya bergantung pada jumlah teras.

Walau bagaimanapun, tidak semuanya disusun secara simetri, bagaimanapun. Sekiranya teras meminta maklumat dari cache L3 yang disambungkan secara menegak, maka terdapat latency akses satu siklus - ia betul-betul betul di sebelahnya. Walau bagaimanapun, jika teras tersebut memerlukan maklumat daripada LLC yang diletakkan secara mendatar dan jauh ke kiri atau kanan, maka tiga pusingan latensi ditanggung ketika merentangkan cache bersebelahan. Point adalah, bergerak merentas seluruh cip memerlukan lebih daripada satu hop per teras. Intel menganggap bahawa walaupun dengan latensi batas ini disimpan serendah sebagai desain ringbus.

Aliran lalulintas di kedua arah pada setiap baris dan lajur, dan jika destinasi akhir tidak bersedia untuk menerima maklumat, ia terus melingkari jejaring.

Menariknya, penggunaan kuasa turun berbanding dengan seni bina ringbus, kerana mesh mempunyai jalur lebar jauh lebih intrinsik yang tersedia dan oleh itu boleh dijalankan pada voltan / kelajuan yang lebih rendah sementara masih mengekalkan latensi yang diperlukan. Ini akhirnya bermakna bahawa lebih banyak TDP cip boleh beralih ke teras, dengan itu meningkatkan jumlah kuasa pengiraan apabila dibandingkan secara langsung dengan reka bentuk ringbus, menurut Intel.

Sekarang, juga, pengawal memori berada di bahagian barat laut cip sementara IO berada di utara-selatan; mereka tidak dikumpulkan bersama. Senibina mesh berjalan pada kelajuan tidak berpengalaman, yang terdapat di rantau 1.8GHz-2.4GHz.

Menyimpulkan apa yang telah kami pelajari setakat ini, seni bina mesh telah direka dari asas untuk memastikan bahawa CPU Intel banyak teras yang akan datang mempunyai jalur lebar intra-cip yang cukup dan kelajuan IO untuk menghapuskan kesesakan yang pasti telah timbul seni bina ringbus diteruskan, katakan, bahagian teras 28.

Takeaway terakhir adalah bahawa ia tidak penting pada sisi pelanggan Core, tentu saja, di mana bandwidth cip tidak benar-benar masalah - seni bina mesh dibina untuk Xeons berskala.

Source

Sebarkan cinta

Sila tinggalkan balasan anda

Alamat email anda tidak akan disiarkan. Ruangan yang diperlukan ditanda *