Команди TSMC піднімаються з ARM та Cadence для створення тестових мікросхеми даних центру 7nm в Q1 2018

TSMC оголосила про плани побудувати свої перші тестові чіпи для додатків ЦОД, використовуючи свою технологію виготовлення 7 nm. Чіп буде використовувати обчислювальні ядра від ARM, Cache Coherent Interconnect для прискорювачів (CCIX) і IP від ​​Cadence (DDR4 контролер пам'яті, PCIe 3.0 / 4.0 посилання). Враховуючи наявність шини CCIX і межз'єднань PCIe 4.0, мікросхема буде використана для того, щоб показати переваги процесу 7 на TSMC в першу чергу для високопродуктивних обчислювальних (HPC) додатків. Мікросхема буде показана на початку Q1 2018.

Випробувальні чіпи 7 з TSMC будуть побудовані головним чином для демонстрації можливостей технології виробництва напівпровідників для виконання вимог, що вимагають виконання, і більше дізнатися про особливості процесу в цілому. Мікросхема буде базуватися на обчислювальних ядрах ARMv8.2, що мають функцію DynamIQ, а також на з'єднувальній шині CMN-600 для гетерогенних багатоядерних процесорів. ARM і TSMC не розкривають, які ядра вони збираються використовувати для пристрою - Cortex A55 і A75 є природними підозрюваними, але це спекуляція на даний момент. Новий чіп також матиме контролер пам'яті DDR4, а також посилання PCI Express 3.0 / 4.0, шину CCIX і периферійні шини IP, розроблені Cadence. Шина CCIX буде використана для підключення чіпа до Virtex UltraScale + FPGA Xilinx (зроблена з використанням технології виробництва 16 нм), тому на додаток до реалізації своїх ядер, використовуючи процес виготовлення 7 нм, ARM також зможе перевірити фізичну реалізацію Cadence. шини CCIX для прискорювачів, що важливо для майбутніх продуктів центру обробки даних.

TSMC 7 nm Test Chip на перший погляд
ЛогікаPHY
Обчислити ядраARM v8.2 з DynamIQ
Внутрішній міжмережевий автобусARM CMN-600
CCIXКаденція
Контролер DDR4 DRAM?Каденція
PCI Express 3.0 / 4.0Каденція
Периферійні автобусиI2C, SPI і QSPI по каденції
Інструменти перевірки та впровадженняКаденція

Як повідомлялося кілька разів, виробничий процес TSMC 7 nm буде "довгим" вузлом, і ливарне виробництво очікує, що більшість його великих клієнтів буде використовувати його. На відміну від цього, нинішня технологія 10 nm спрямована в першу чергу на розробників смартфонів SoC. TSMC проектує, що технологія виготовлення CLN 7FF першого покоління, у порівнянні з її CLN16FF +, дозволить своїм клієнтам знизити енергоспоживання свого чіпа на 60% (на тій же частоті та складності), збільшивши частоту обертів на 30% ( таку ж потужність і кількість транзисторів) і скоротити розміри вмирають на 70% при тій же складності. Іноді в 2019, TSMC планує почати виготовляти чіпи, використовуючи технологію CLN7FF + з EUV для критичних шарів. TSMC стверджує, що CLN7FF + дозволить клієнтам компанії додатково збільшити щільність транзисторів при одночасному поліпшенні інших областей, таких як врожайність і енергоспоживання.

TSMC не розкриває, які з технологій 7 nm було оголошено до теперішнього часу, що він буде використовувати для тестового чіпа, але використання EUV для тестових чіпів є тим, що не можна виключити. Наприклад, GlobalFoundries стверджує, що вони використовують EUV для прискорення виробництва тестових чіпів. З іншого боку, оскільки правила проектування для CLN7FF і CLN7FF + різні, дуже ймовірно, що TSMC консервативно використовує перше для тестового чіпа.

Технологічний процес TSMC CLN7FF пройшов кваліфікацію в квітні і, як очікувалося, вводитиме ризик у Q2 2017, згідно з управлінням TSMC. Ливарний завод очікував випуск стрічки 13 CLN7FF в цьому році, і передбачається, що технологія виготовлення буде використовуватися на ринку, починаючи з Q2 2018. Тому, обклеювання тестового автомобіля з використанням першого покоління DUV-тільки 7 nm процесу в Q1 2018 здається трохи пізно для ранніх прихильників, які мають намір відправити свої 7 нм SoC в другій половині наступного року. Тим часом, перші користувачі (читайте: Apple, Qualcomm та деякі інші) отримують доступ до нових технологій технологій задовго до завершення їх розробки і готові остаточні PDK (комплекти розробки процесів). Маючи на увазі, що тестові чіпи мають шини CCIX і PCIe 4.0, він чітко розрахований на те, щоб показати переваги технологічних процесів 7 на TSMC для додатків HPC. Насправді, це саме те, що TSMC говорить:

«Штучний інтелект і глибоке навчання значно вплинуть на промисловість, включаючи медіа, побутову електроніку і охорону здоров'я», - сказав д-р Кліфф Хоу, віце-президент TSMC з досліджень і розробок / Платформа дизайну і технології. "Найбільш просунута технологія 7nm FinFET TSMC забезпечує високу продуктивність і низькі енергетичні переваги, які задовольняють різні вимоги до продуктів для високопродуктивних обчислювальних пристроїв (HPC), орієнтованих на ці ринки."

джерело

Залишити коментар

Цей сайт використовує Akismet для зменшення спаму. Дізнайтеся, як обробляються ваші дані коментарів.